Mission freelance 104991/ASIC logic Design Engineer
Les Clayes-sous-Bois (78)
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ASIC logic Design Engineer (A noter qu’une bonne maitrise de l’anglais technique est indispensable étant donné que nous avons plusieurs personnes de l’équipe qui sont anglophones).
La compétence clé pour cette mission est le codage RTL, soit en SystemVerilog soit en VHDL.
'ingénieurie en conception logique ASIC.
Les tâches demandées sont :
participer à l’écriture des spécifications de micro-architecture de l’ASIC en lien avec la spécification de haut niveau fournie par l’équipe architecture
développer en SystemVerilog le code RTL d’une partie des fonctions de l’ASIC, avec une attention particulière portée à la qualité et la généricité du code
travailler en étroite collaboration avec l’équipe vérification afin d’établir un plan de vérification de qualité, et corriger les problèmes trouvés par l’environnement de vérification développé par cette équipe
travailler en étroite collaboration avec l’équipe design physique afin de corriger les problèmes remontés par cette équipe, y compris concernant le respect de la fréquence d’horloge cible et la surface occupée
éventuellement participer à la validation de l’ASIC une fois sa fabrication effectuée
A noter qu’une bonne maitrise de l’anglais technique est indispensable étant donné que nous avons plusieurs personnes de l’équipe qui sont anglophones.
La compétence clé pour cette mission est le codage RTL, soit en SystemVerilog soit en VHDL.
Profil recherché
ASIC logic Design Engineer
'ingénieurie en conception logique ASIC.
Les tâches demandées sont :
participer à l’écriture des spécifications de micro-architecture de l’ASIC en lien avec la spécification de haut niveau fournie par l’équipe architecture
développer en SystemVerilog le code RTL d’une partie des fonctions de l’ASIC, avec une attention particulière portée à la qualité et la généricité du code
travailler en étroite collaboration avec l’équipe vérification afin d’établir un plan de vérification de qualité, et corriger les problèmes trouvés par l’environnement de vérification développé par cette équipe
travailler en étroite collaboration avec l’équipe design physique afin de corriger les problèmes remontés par cette équipe, y compris concernant le respect de la fréquence d’horloge cible et la surface occupée
éventuellement participer à la validation de l’ASIC une fois sa fabrication effectuée
Environnement de travail
A noter qu’une bonne maitrise de l’anglais technique est indispensable étant donné que nous avons plusieurs personnes de l’équipe qui sont anglophones.
La compétence clé pour cette mission est le codage RTL, soit en SystemVerilog soit en VHDL.
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